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verilog for loop合成 在 [問題] verilog for loop? - 看板Electronics - 批踢踢實業坊 的推薦與評價


作者bw51 (路人甲)
看板Electronics
標題[問題] verilog for loop?
時間Mon Jul 7 22:46:48 2014

問題:

由於需要access大量的資料,需要使用 for loop

for loop 使用 synchronous reset 寫法可以 synthesis

而使用 asynchronous reset 寫法無法 synthesis

如何改寫 asynchronous reset的寫法讓他可以合成(必須使用asynchronous flip-flop)





input [63:0] data_in [8191:0];
reg[63:0]data[8191:0];


Synchronous reset:
always_ff@(posedge clk)
for(i=0;i<8192;i=i+1)
if(!rst_n)
data[i] <= 0;
else if(en)
data[i] <= data_in;

Asynchronous reset:
always_ff@(posedge clk or negedge rst_n)
for(i=0;i<8192;i=i+1)
if(!rst_n)
data[i] <= 0;
else if(en)
data[i] <= data_in[i];


--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.160.196.206
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1404744412.A.D83.html
※ 編輯: bw51 (118.160.196.206), 07/07/2014 22:49:22
→ michael6172:可以不要把verilog當C code寫嗎？ 請善用FSM and coun 07/08 13:22
→ michael6172:ter 07/08 13:22
推 illl:systemverilog不能這樣寫嗎？ 07/08 15:26
→ bw51:這跟c code 有什麼關係? sv 支援的語法 07/08 17:25
→ bw51:重點是怎麼改寫成可以合成? 07/08 17:27
推 illl:1for放在if,else裡會有差嗎？雖然我覺得應該沒差 07/08 17:37
你的意思是指?
Asynchronous reset:
always_ff@(posedge clk or negedge rst_n)
if(!rst_n)
for(i=0;i<8192;i=i+1)
begin
data[i] <= 0;
end
else if(en)
for(i=0;i<8192;i=i+1)
begin
data[i] <= data_in[i];
end


推 kameng:這樣寫有點奇怪 你整個data[0..8191]都會是 data_in / 0 07/08 17:45
我知道你的意思,我把data_in換成array了
※ 編輯: bw51 (118.160.196.206), 07/08/2014 20:12:03
推 bxxl:不能直接寫 data=data_in, 整個array assign過去嗎? 07/08 21:18
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推 tkhan:請千萬別進這一行.. 07/10 11:00
推 idioyao:w大是對的, generate就是為了你這種情況而生的 07/12 11:59
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→ storier: 除非是要instance module 逼不得已才用 12/24 22:32






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16樓 → hsnuyi: 改IP用Verilog 幫DV修正AIP用SV 跟Arm co-sim用Sy 09/14 01:04 ... 29樓 推fxp87117: 不合成沒差啦，要syn的話... 09/14 18:02.

#83. 第12回 より美しく Verilog 記述の改善 Logic A Logic B Logic ...

合成 系もそのように判断して組み合わせ回路を生成して. くれる。function 文と同じようにこの方法も、case 文でスマートで記述することが可能で、一つの出力に連接する必.

#84. VHDL語言入門教學

1996年，IEEE將電路合成的程式標準與規格，加入到VHDL電路設計語言 ... VHDL語言中使用LOOP敘述，來描述重複性的電路操作特性。

#85. 程式人雜誌-- 2014 年9月號

... 排版框架程式人文集從Arduino 到AVR 晶片(4) -- Blink with Timer (作者：Cooper Maa) Verilog 的電路合成研究-- 以MUX 多工器為例(作者：陳鍾誠) Random variable ...

#86. 使用網路示例將FPGA RTL 與HLS C/C++比較。 - BittWare

... 的網路功能，RSS，使用傳統的RTL/Verilog工具，然後在同一硬體上使用高級合成（HLS）。 ... 如果輸入長度為常量,FPGA 可以完全展開兩個迴圈以創建完全流線的代碼。

#87. [請益] Verilog、SystemVerilog、SystemC各自的- Tech_Job

[請益] Verilog、SystemVerilog、SystemC各自的. 作者, Max112358 ... 22樓 推el3qu4: Verilog 優缺點網路上都找得到… ... 29樓 推fxp87117: 不合成沒差啦，要syn的話.

#88. vhdl - 如何在FPGA中实现无界循环？ - IT工具网

合成 器可以确定此循环的界限。显然 j 只能从0到7。但是不支持其他类型的动态循环： signal a : natural; ... for i in 0 to a loop ... end loop;

#89. 數位邏輯設計與晶片實務(Verilog)(第三版) - CoderBridge

第二章可以用於電路合成的verilog運算2-1 2-1 持續指定continuous assignment 2-1 ... 第五章元件、迴圈、函數與任務5-1 5-1 結構化與模組化5-1

#90. 鎖相環頻率合成器 - 中文百科知識

這三種頻率合成方法各有特點，傳統的PLL在低相位噪聲和低雜散方面有其他兩種方法 ... 第三步是使用Verilog-A進行行為級模型的建模與仿真,編寫PLL頻率合成器各個子模組 ...

#91. 在單個時鐘週期內執行的Verilog中餘數運算的演算法 - 程式人生

任何有關該演算法的文獻連結都足夠了。 我正在Xilinx上使用Verilog程式碼。它使用verilog的內建%運算子。問題是不能在Xilinx中合成%。 提前謝謝！

#92. xilinx verilog语法技巧- 云+社区 - 腾讯云- Tencent

32-Bit Shift Register Coding Example Two (Verilog) // 32-bit Shift Register // Rising edge clock // Active high clock enable // For-loop ...

#93. Verilog with no latch in combination circuit - panda 專屬小天地

這樣絕對產生latch出來，我上過一些verilog 課，他們給我的教材解法都是: ... FPGA 或Chip 合成這部分很重要，一個latch會影響你合出來結果.

#94. 系统verilog构造是否可以合成？ - Thinbug

构造 do <blah> while (0) 是否可以在系统verilog中合成？ ... `continue' and `break' are also supported if the loop // follows the synthesizable rules. ... end.

#95. verilog中使用NAND作OSC的問題(combinatorial loop)(已解決)

以上是我的OSC電路, 最後輸出拉回輸入但是最後合成的時候有一個警告寫:Unit OSC : the following signal(s) form a combinatorial loop: w10.

#96. [問題] 請問Verilog 的Generate for 用法- 看板PLT - PTT網頁版

小弟最近在使用一套合成verilog的軟體， 能將Matlab設計的FIR濾波轉 ... 的說明很簡單， 我想請問的是Generate for是根據什麼而執行for迴圈裡的動作?

#97. Verilog For Loop for Array Multiplication | 经验摘录

如何解决《Verilog For Loop for Array Multiplication》 经验，为你挑选了1 ... 如果我手工做(!),我想知道是否有一个技巧使for循环工作(并可合成)？

#98. 數位邏輯設計實用級能力認證學術科(第三版)(電子書)

(A)ABEL (B)VHDL (C)VERILOG (D)JTAG 458 VHDL 敘述中,"always ... 程序指定(無時脈)描述(C)運算子指定描述(D)迴圈敘述描述有關 HDL 模擬與合成的敘述下列何者錯誤?