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【課程名稱】VLSI 電路設計導論，【修課學年】108下，【開課系所】電機系，【授課老師】杜弘隆，【推薦指數】5.5/ 5 分，▻ 評分方式，期末考、期末 ... ... <看更多>
vlsi設計導論 在 Re: [問題] 有關VLSI初學者- electronics - PTT學習區 的推薦與評價
引述《haykin (高科大)》之銘言： 大家好，我這學期有修CMOS類比積體電路設計， 應該會需要用到VLSI導論的概念， 可是VLSI導論的課有衝到，不能選， 想請問大家，推薦 ... ... <看更多>
vlsi設計導論 在 Fw: [心得] 黃柏蒼/張添烜VLSI設計導論- 看板NCTU-Teacher 的推薦與評價
※ [本文轉錄自 neoneon 信箱]
作者: [email protected] ("愛宕有機奈米負離子貓")
標題: [心得] 黃柏蒼/張添烜 VLSI設計導論
時間: Sun Jul 10 12:29:17 2016
作者: fishlinghu (令狐瑜) 看板: NCTU-Teacher
標題: [心得] 黃柏蒼/張添烜 VLSI設計導論
時間: 2014/01/26 Sun 13:30:23
⊕課名⊕
超大型積體電路設計導論，俗稱VLSI
▲教授▲
本來是張添烜教授開的
不過開學沒幾周老師好像出了一點意外
所以就改成黃柏蒼(教授?)教到學期末
★修課年度★（請加註開課單位 如:大三通識、XX系選修、XX所）
電工大三上
￡教了什麼￡（課程大概內容。或是額外學會了什麼東西。）
超大型積體電路的設計方式
包括各種電路設計(邏輯的不同實現方式、以及加法器、乘法器、shifter等等)
製程技術的介紹(以CMOS製程為主)
實際上會遇到的各問題(clock skew、晶片發熱、leakage、package、wiring等等)
用書是CMOS VLSI Design的第五版
第五版就不是用這個名字了我也不知道叫啥= =
總之相對於上課有教的內容
書上其實寫了更多更多
我認為要是能多閱讀應該可以對實際的VLSI電路設計有比較深的了解
裡面提到很多實際面的問題還有各種design的trade-off
這些都不是學過邏設或數電就可以了解的
◆上課方式◆（投影片、團體討論、老師教學風格）
因為張添烜教授只有教一開始幾堂
我印象也不是很深刻
只記得他看起來是一個溫文儒雅的工程師= =
以下主要介紹黃柏蒼教授的教學方式
老師是以投影片搭配手寫板教學
上課會在投影片上寫很多的筆記(其實像塗鴉吧XD)
老師好像是博班畢業不久
我真的覺得老師教超好的
老師講得非常詳細且清楚
而且老師會不斷make sure是否大家都能聽懂
難的部分有時候一節課老師會重複超多次
相信大部分有上課的人都能聽得懂
而且剛上課的時候都還會快速複習一下上次的內容
此外
老師常常會跟我們分享業界的事情
我認為這對我們幫助很大很值得一聽
這些東西都不是看課本就可以了解的
而且又是非常實際的事情
課本寫的東西常常都已經很舊了
並不是現在業界真正在使用的技術
而且業界會有業界的考量
多聽老師分享的話才會慢慢對實際產業界的電路設計比較有sense
那方面的話可能就要考慮cost之類的
而且老師偶而也會跟我們聊一些大學的事跟人生的事
像是很多事情該怎麼取捨之類的啦~
或是一些老師在大學時有趣的事情
總之很推薦老師的課!!
▼考試作業▼
一次期中一次期末
這部分可能比較沒有參考價值
因為期中跟期末是不同老師出的
期中我不太記得了
我只記得有一些名詞解釋
大致上要了解課本裡說過的技術那些才有辦法作答
其他好像還有設計簡單的電路跟看懂電路這樣
期末是黃柏蒼老師出的
open book
名詞解釋也有很大的一部分
可是分數不多
原PO一開始名詞解釋寫太詳細導致後面很趕= =
其他大多數都是問答題
也有一題是要算clock skew的
除此之外幾乎沒有真的要計算的
老師說他很喜歡考要同學分析電路設計的優劣這種問題
我覺得還滿不錯的
身為好的設計者確實就是應該了解這些問題
然後考試中也有一部分是老師上課有講
可是投影片跟課本中沒有的
所以請務必去上課
真的非常有幫助
可怕的Lab有四次
第一次跑hspice
第二次lay Full Adder
第三次lay Counter
第四次lay 三角形面積計算電路
這部分我滿多血淚心得的
我從我的report上擷取下來放在最後面的地方
不想看太專業的東西or想要靠自己摸索的話可以直接跳過最後
如果現在看不懂也沒關係
修課的時候可以再來看看XD
￥其他￥（是否注重出席率or嚴禁遲到？需要的基礎？）
基礎就是電工的數位電路要修
會很有幫助
￠最後想說的話￠
無
上面說很多了
＆誰適合修這門課＆
想了解數位電路設計的人
願意好好讀課本還有上課的人
願意花很多很多時間做lab的人
==========================Layout心得============================
1.電路一定要包成subckt，幾個subckt可以再包成subckt，然後在layout時就根據
subckt一組一組lay，lay完就DRC、LVS都跑一次，確認都對的話就把這幾個subckt
包成更大的subckt，這樣一級一級的組合、確認，最後要完成電路時可能只要把兩
三組已經驗證過的電路組起來就好，正確率會提高很多，就可以不用痛苦的在LVS
驗證時一次修正一大堆錯，一次錯太多真的超痛苦，bug世界難找。
2.Layout時，不同的metal層盡量畫成互相垂直的方向，比方說metal 1都畫橫的，
metal 2都畫直的，metal 3都畫橫的……若是不這樣做，每層metal都隨意亂畫，很
容易就互相擋到，造成繞線的困難，而且layout也比較不整齊。
3.儘管要盡量縮小面積，但是layout時最好不要讓電路完全都依照底限距離來畫，
因為要是不小心畫錯一個地方(比方說metal少畫0.1之類的)，電路可能就會非常難
改，因為全部都靠在一起沒有擴張的空間，所以應該預留一點錯誤空間。
4.關於面積的部分，還有一個很重要的觀念，就是整個布局比把一小塊電路lay小還
重要很多，像有時候布局不好，儘管有一些部分都lay的超級緊密，但是和其他部分接
在一起時，因為繞線的關係沒辦法充分利用面積，會讓lay半天的小塊電路有點做白工
的感覺。
5.關於繞線，我聽同學說有一個很好用的功能叫做router，可是我沒用過
有修課的人可能可以去摸索看看。
6.我聽別人說不同視窗裡的電路，用copy移來移去的畫好像元件位置會跑掉，
如果是真的話就滿危險的，因為你會以為自己電路是對的而沒辦法debug，
我自己好像曾經發現我打pin的位置有跑掉過，可能得留意一下。
以上是小小的心得分享
最重要的是第一點吧
LVS跑不過
抓bug真的會超超超超超花時間
不要總是想我趕快一次全部lay完應該不會錯
我每次lay完都絕對是有錯的
分批確認debug絕對是比較好的方式
--
※ Origin: 交大次世代(bs2.to)
◆ From: 124-8-139-192.dynamic.tfn.net.tw
推 joeizilla：推薦這篇文章 01/26 15:47
作者從 124-8-133-161.dynamic.tfn.net.tw 修改文章於 2014/01/26 Sun 20:23:15
推 smellbug07：推薦這篇文章 01/26 21:22
推 c871111116：推薦這篇文章 01/26 22:26
推 gravure：推薦這篇文章 01/26 23:53
推 wu6u3：推薦這篇文章 尤其是後面的Layout心得很用心 XDDD 02/02 17:26
→ wu6u3：偷偷補充一個 上面提到的Router 好處是 長wire的時候 02/02 17:39
→ wu6u3：可以很快繞出來 但是 聽說有bug 我個人沒遇過 不過有人遇到 02/02 17:40
→ wu6u3：Router->Point-To-Point Router 滑鼠點左左右右 XD 02/02 17:40
推 tao：有時候你點選的兩個點因在不同metal 層 所以router時會需要爬 02/24 19:49
→ tao：兩層以上的metal 這時router會產生小塊的中間層metal 02/24 19:50
→ tao：但因為router似乎造的metal面積不夠大所以DRC不會過~~ 02/24 19:51
→ tao：大概就一個個慢慢改就好了 不過比起找不道路徑繞線要移動電路 02/24 19:52
→ tao：這算是滿小的代價了 02/24 19:53
※ 發信站: 批踢踢實業坊(ptt.cc)
※ 轉錄者: neoneon (106.105.175.48), 07/12/2016 03:50:45
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